2TMS320F2812硬件结构介绍-引脚功能-管脚-简介

2.2TMS320F2812硬件结构介绍
2.2.1OSC与PLL方块
F2812芯片上设计了一个相位锁定模块(PLL)，这个模块将会提供整个芯片所需频率源。PLL模块方块图如图2所示。PLL提供了4 位(PLLCR[3:0])的PLL倍率选择，共10种放大倍率，可动态改变CPU的频率频率。如表1所示为PLLCR 缓存器的格式，缓存器的位说明如表2所示。
XCLKIN：外部频率源输入。
OSCCLK：与XCLKIN的频率一样。
CLKIN：CPU维持正常工作所需的频率源。这是整个芯片的最高频率。
SYSCLKOUT：与CLKIN的频率一样，提供给外围电路使用。

图2 OSC与PLL方块图。

表1PLLCR缓存器位格式表：

15-4	3 2 1 0
Reserved	DIV
R-0	R/W-0

R:读取;R/W:可读可写;-0=重置后的值
NOTE:EALLOW-protected register

表2 PLLCR缓存器位说明表：

位

名称

功能描述

15-4

Reserved

保留

3-0

DIV

DIV 可以控制(不论PLL是否在旁路状态皆可控制)及设定(仅在PLL 为非旁路状态时才可设定)PLL的频率比：

=0000，CLKIN =OSCCLK/2(PLL bypass)

=0001，CLKIN =(OSCCLK*1.0)/2

=0010，CLKIN =(OSCCLK*2.0)/2

=0011，CLKIN =(OSCCLK*3.0)/2

=0100，CLKIN =(OSCCLK*4.0)/2

=0101，CLKIN =(OSCCLK*5.0)/2

=0110，CLKIN =(OSCCLK*6.0)/2

=0111，CLKIN =(OSCCLK*7.0)/2

=1000，CLKIN =(OSCCLK*8.0)/2

=1001，CLKIN =(OSCCLK*9.0)/2

=1010，CLKIN =(OSCCLK*10.0)/2

=1011-1111 ，保留

tms320f2812中文资料介绍